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低功率LDPC译码器的Asic实现

作者(年代):d . *,文卡特斯b .苏尼尔,b . Ajay Reddy和k . Jagannadha Naidu

在本文中,一个低功率的ASIC实现LDPC译码器结构。拟议的LDPC译码器工作原理的基础上min-sum算法提出的LDPC译码器需要有限的硬件资源,因为财产min-sum算法的迭代次数的减少因为min-sum算法是基于迭代的误差校正器,这样我们可以使用相同的硬件和有限的硬件错误纠正的部分是没有检查和修改,因此我们可以利用硬件误差修正的其他部分或避开这力量能得救,也减少所需的迭代相比其他解码算法,如sumproduct和分层的解码算法。其他设计达到更好的比特误码率(BER)性能。执行后合成总面积被目前的设计是1417(μM2)和总功率是13.726(西北)。获得当前设计的频率为2.5 MHz。在应用功率优化技术目前所消耗的总功率设计减少99.99%相比,现有的设计