文摘

使用延迟锁定回路动态时钟校准

作者(年代):g . Snigdh和美国Sivanantham

在芯片系统(SoC)设计、缓冲时钟分布网络通常用于驱动大时钟负载。芯片设计涉及到一个时钟校准步骤,使得车内外的延迟从每个时钟的时钟脉冲源目标(人字拖,门闩或其他内存元素)。准确的时钟对齐是很重要的,因为不必要的差异或时钟网络延迟的不确定性可能降低性能或造成功能性错误。时钟分布和定位已经成为一个越来越有挑战性问题在超大规模集成(VLSI)设计,消耗越来越多的资源,如布线领域,权力,和设计时间。时钟歪斜的问题是更加突出在一个SoC (SoC)装置的情况下,许多块需要相互沟通,有不同的内部时钟树延迟取决于他们的时钟树的深度。论文的目的是解决问题的两个不同模块之间的时钟脉冲相位差在现代微处理器或任何高速数字设计,这是由不同的时钟树插入延迟和由于过程中,电压和温度(PVT)的变化。提出一个自动时钟脉冲相位差控制方案,以减轻时钟的偏差在SoC的不同地区。声明方法需要延迟锁定环(DLL)添加或减去延迟保持时钟不断对齐到一个共同的参考时钟延迟。的仿真结果设计节奏compilercverilog和simvision已经被使用。